VHDL数字电路及系统设计

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前言第1章VHDL程序设计概述    1.1 VHDL概况    1.1.1 VHDL的发展    1.1.2 VHDL的特点    1.1.3 VHDL术语    1.2 VHDL设计流    1.3 VHDL综合工具    1.3.1 ISE综合工具    1.3.2 QuartusⅡ综合工具    1.3.3 ModelSim仿真工具    1.4 CPLD和FPGA概述    1.4.1 GAL元件    1.4.2 CPLD    1.4.3 FPGA    1.5从VHDL代码到CPLD／FPGA第2章VHDL语法基础    2.1 VHDL描述结构    2.1.1库描述    2.1.2实体    2.1.3结构体    2.2结构体的描述    2.3进程    2.3.1进程语句的格式    2.3.2进程的敏感表    2.4 VHDL数据对象    2.4.1信号    2.4.2变量    2.4.3常量    2.4.4 TO和DOWNTO关键词    2.5数据类型    2.5.1整型数据    2.5.2实型数据    2.5.3位和位矢量    2.5.4布尔类型数据    2.5.5字符与字符串    2.5.6标准逻辑位和逻辑矢量    2.5.7数组型的数据或信号声明及赋值    2.5.8自然数和正整数    2.5.9时间    2.5.10带符号和不带符号数据    2.5.11用户定义的数据类型    2.5.12数组    2.5.13端口数组    2.5.14记录    2.5.15文件类型    2.5.16寻址类型    2.5.17综合工具支持和不支持的数据类型    2.6数据类型转换    2.6.1使用转换函数    2.6.2使用类型标记法转换数据类型    2.7 VHDL操作符    2.7.1赋值操作符    2.7.2逻辑操作符    2.7.3算术操作符    2.7.4关系操作符    2.7.5移位操作符    2.7.6连接操作符    2.7.7操作符重载    2.8 VHDL预定义属性    2.8.1值类型属性    2.8.2函数类型属性    2.8.3信号类型属性    2.8.4 TYPE类型属性    2.8.5 RANGE类型属性    2.8.6用户自定义属性    2.8.7综合工具对属性的支持    2.9 GENERIC参数传递    2.10 VHDL设计实例    2.10.1十六进制7段译码器    2.10.2 16位乘16位的乘法器    2.10.3波形发生器第3章VHDL的描述方法    3.1并行的VHDL代码    3.1.1并行代码所在位置    3.1.2元件端口映射    3.1.3信号赋值语句    3.1.4 WHEN语句    3.1.5 GENERATE语句    3.1.6并行的进程    3.1.7并行的过程调用    3.1.8块语句    3.2顺序VHDL代码    3.2.1进程内部的顺序代码    3.2.2过程和函数内部的顺序代码    3.2.3顺序代码的信号和变量    3.2.4 WAIT语句    3.2.5信号的延时    3.2.6IF语句    3.2.7 CASE语句    3.2.8 CASE和IF的比较    3.2.9 LOOP语句    3.2.10 NEXT语句和EXIT语句    3.2.11 NULL语句    3.2.12 RETURN语句    3.2.13 ASSERI语句    3.3电路设计实例    3.3.1加法器和减法器组合电路设计    3.3.2同步二进制增计数器电路第4章VHDL子程序和元件例化    4.1程序包    4.1.1程序包的说明    4.1.2程序包体的描述    4.1.3程序包的使用    4.2层次化建模和元件例化    4.2.1层次化建模    4.2.2元件声明    4.2.3端口映射    4.2.4 GENERIC映射    4.3函数和过程    4.3.1函数    4.3.2全局函数和局部函数    4.3.3过程    4.3.4全局过程和局部过程    4.3.5子程序的重载    4.3.6函数和过程的比较    4.4元件配置和子程序应用实例    4.4.1元件例化实例    4.4.2函数应用实例第5章有限状态机    5.1有限状态机概述    5.2有限状态机的建模    5.2.1状态的处理    5.2.2模型的构建    5.3状态编码    5.3.1二进制编码    5.3.2枚举类型的编码    5.3.3一位有效编码    5.3.4综合工具的设置    5.3.5定义编码方式的语法格式    5.3.6初始化有限状态机    5.4有限状态机的设计实例    5.4.1 Moore有限状态机    5.4.2 Mealy有限状态机    5.4.3交通信号灯    5.4.4硬币兑换机第6章VHDL仿真    6.1 VHDL仿真概述    6.2仿真测试平台文件    6.2.1测试平台文件的结构    6.2.2激励信号的产生    6.2.3使用仿真工具的波形编辑器    6.2.4使用测试矢量    6.3仿真响应    6.4文件I／O的读写    6.4.1文件I／O读写操作    6.4.2仿真时的写文件操作    6.4.3仿真时的读文件操作    6.5功能和时序仿真    6.5.1功能仿真    6.5.2时序仿真    6.6仿真实例第7章VHDL综合    7.1 VHDL综合概述    7.1.1设计约束    7.1.2工艺库    7.2 RTL级描述    7.3综合和优化    7.4可综合的VHDL编程技巧    7.4.1寄存器，锁存器    7.4.2异步复位    7.4.3同步复位    7.4.4复杂的电路设计综合实例    7.5 VHDL结构的综合支持第8章综合和仿真工具    8.1 XilinX的ISE 7.1综合工具    8.1.1建立设计项目    8.1.2 VHDL程序操作    8.1.3设计综合和执行    8.1.4建立测试平台文件      8.1.5仿真测试    8.1.6物理编程实现    8.2 A1tera的QuartusⅡ5.0综合工具    8.2.1建立设计项目    8.2.2建立VHDL设计描述    8.2.3编译和综合    8.2.4仿真操作    8.2.5物理编程实现    8.3  Mentor Graphics的ModelSim SE 6.1仿真工具    8.3.1基本仿真操作    8.3.2建立项目    8.3.3仿真配置    8.3.4建立资源库    8.3.5使用波形编辑器第9章VHDL数字电路设计    9.1组合逻辑电路设计    9.1.1十进制数的7段编码显示    9.1.2 3-8线解码器的设计    9.1.3 8-3线优先编码器的设计    9.1.4多路选择器    9.1.5多路信号分离器    9.1.6三态缓冲器    9.1.7算术逻辑单元    9.2顺序逻辑电路设计    9.2.1顺序逻辑电路的描述    9.2.2触发器    9.2.3锁存器    9.2.4双向计数器    9.2.5寄存器    9.2.6延迟电路    9.2.7时钟分频器    9.2.8随机存储器    9.3综合电路的设计    9.3.1 PWM信号发生器    9.3.2乘法累加电路    9.3.3并行乘法器    9.3.4数字滤波器    9.3.5串行通信接口附录    附录A VHDL保留字    附录B 逻辑符号对照表参考文献

作者简介

本书主要讲述硬件描述语言VHDL以及其在数字电路设计中建模和仿真。内容包括VHDL基础语法、行为模型的描述、数字电路的VHDL建模、VHDL硬件描述的仿真、综合和仿真工具软件等。全书以丰富的数字电路设计实例贯穿所有的知识点，相信读者可以快速掌使用VHDL进行数字电路的描述以及数学IC的设计。

    本书主要面向从事数字IC设计、FPGA/CPLD以及ASIC设计的工程师和研究人员，非常适合使用VHDL进行数字电路设计的设计人员学习参考，也适合高校师生学习参考，是一本全面而实用的VHDL数字电路及系统设计的学习教程。

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